جلسه ۶: طراحی RTL به کمک Verilog، بخش سوم: کنترلر و Testbench

در این جلسه طراحی در سطح RT به کمک Verilog را ادامه دادیم و مثال‌هایی از شیفت رجیستر (Shift Register) و واحد محاسبه و منطق (ALU) را به عنوان مثال‌های دیگری از واحدهای Datapath بررسی کردیم. پس از مسیر داده (Datapath) دو مثال از کنترلر (Controller) مطرح شد: Synchronizer و Sequence Detector. در مثال اول هدف این بود که یک سیگنال ورودی با زمان‌بندی خاص را به سیگنال ساعت (Clock) هم‌زمان کنیم (Synchronizer) و به این کار هم‌زمان‌سازی (Synchronization) می‌گویند. در مثال بعدی از یک واحد کنترلی به سراغ یک Sequence Detector رفتیم که رشته بیت متوالی 110 را از میان رشته بیت سریال ورودی تشخیص می‌دهد. این تشخیص رشته بیت را به کمک یک ماشین حالت (State Machine) مدل کردیم و به کمک Verilog آن‌را توصیف کردیم. در پایان به بررسی روش نوشتن Testbench پرداختیم. چند مثال از Testbench برای مدارهای ترکیبی و همچنین مدارهای ترتیبی شرح دادیم و خروجی را در شبیه‌ساز ModelSim نشان دادیم.

• #تحصیلات_و_یادگیری
• #fpga
• #verilog_hdl
• #testbench
• #state_machine
• #ماشین_حالت