جلسه ۲۲: روشهای شبیهسازی و توسعهی پیشرفتهی Testbench در Verilog
337 بار بازدید -
4 سال پیش
-
در این جلسه به روشهای
در این جلسه به روشهای متنوع توسعهی Testbench در Verilog پرداختیم. این روشها از تست بنچ ساده شروع کردیم و کم کم Testbenchهای پیشرفته را توسعه دادیم که به روند شبیهسازی و Verification حرفهای نزدیک شویم.
بیشتر ساختارها و تسکهای سیستمی وریلاگ (Verilog System Tasks) که استفاده کردیم مانند wait، initial forever، initial repeat، $monitor، $strobe، $display، $random، و مانند آنها صرفاً در شبیهسازی و نوشتن Testbench در وریلاگ (Verilog) استفاده میشوند و برای طراحی قابل سنتز (Synthesizable Design in Verilog) توصیه نمیشوند.
4 سال پیش
در تاریخ 1399/09/19 منتشر شده
است.
337
بـار بازدید شده