جلسه ۴: طراحی RTL به کمک Verilog و FPGA، بخش اول

در این جلسه به معرفی متدولوژی طراحی RTL در Verilog پرداختیم. به طور خاص تاکید بر روش Datapath و Control داریم و قابلیت‌ّای Verilog برای این متدولوژی را شرح می‌دهیم. در ادامه به معرفی Verilog HDL پرداختیم و قابلیت‌های این زبان را برای توصیف واحدهای سخت‌افزاری توضیح دادیم. استفاده از دروازه‌های منطقی (Primitive Gate Instantiation)، استفاده از Assign Statement، نوع شرطی Assign و نیز توصیف رفتاری (Behavioral) به کمک Always در Verilog را توضیح دادیم. تفاوت بلوک‌های هم‌روند و موازی (Concurrent) و ترتیبی (Serial, Sequential) به اختصار توضیح داده شد. یک مالتی پلکسر (Multiplexer) را به کمک انواع روش‌های یاد شده توصیف کردیم. FPGA، Verilog

• #تحصیلات_و_یادگیری
• #verilog
• #datapath
• #control
• #procedural_modeling
• #assign