جلسه ۲۸: مثال طراحی: طراحی هسته‌ی UART (پورت سریال، RS-232) و توصیف با Verilog

در این جلسه از درس CAD/FPGA به کمک Verilog HDL یک هسته‌ی UART که مخفف Universal Asynchronous Receiver Transmitter است را طراحی کردیم. لایه‌های منطقی و فیزیکی درگاه سریال (Serial Port, RS-232)، معماری کلی، قالب بسته‌های پورت سریال RS-232 و نهایتاً جزییات سخت‌افزار UART را بررسی کردیم. در این جلسه به توضیح Baud Rate Generator و فرستنده‌ی UART پرداختیم. گیرنده در جلسات بعدی مطرح می‌شود. هسته‌ی UART علاوه بر مولد نرخ بیت (Baud Rate Generation) دارای FIFO و تمام قابلیت‌های UARTهای حرفه‌ای است، با این حال تمرکز ما بر معماری و کنترلر آن بود.

• #تحصیلات_و_یادگیری
• #uart
• #serial_port
• #verilog
• #پورت_سریال
• #وریلاگ