آموزش Verilog در ModelSim
آموزش Verilog در Quartus 15.1 - بخش دوم
جلسه ۷: Testbench و شبیه سازی طراحی های Verilog به کمک ModelSim
آموزش وریلاگ Verilog در مدار منطقی به زبان ساده
جلسه ۲۹: مثال طراحی: Adding CPU، طراحی و شبیه سازی یک پردازنده ی ساده با Verilog
testbench در وریلاگ ( بخش 1 از 4) Modelsim verilog Testbench
آموزش Verilog در Quartus 15.1 - بخش اول
آموزش Verilog در Quartus 15.1 - بخش ششم
آموزش Verilog در Quartus 15.1 - بخش سوم
آموزش Verilog در Quartus 15.1 - بخش چهارم
آموزش Verilog در Quartus 15.1 - بخش پنجم
جلسه اول آموزش زبان verilog
جلسه اول دوره مقدماتی به پیشرفته آموزش verilog
جلسه هفتم دوره مقدماتی به پیشرفته آموزش verilog
مقدمه دوره verilog for beginners
جلسه ۲۸: مثال طراحی: طراحی هسته ی UART (پورت سریال، RS-232) و توصیف با Verilog
جلسه ۲۰: کنترلر و ماشین حالت در وریلاگ (State Machine Controllers Verilog)
جلسه ۹: اعداد، آرایه ها (Array)، و عملگرها (Operators) در Verilog
جلسه ۶: طراحی RTL به کمک Verilog، بخش سوم: کنترلر و Testbench
جلسه ۵: طراحی RTL به کمک Verilog، بخش دوم: واحدهای ساده ی Datapath
کارگاه آموزش verilog جلسه اول
جلسه ۴: طراحی RTL به کمک Verilog و FPGA، بخش اول
جلسه ۳: روند طراحی دیجیتال با Verilog و FPGA
testbench در وریلاگ ( بخش 2 از 4) Modelsim verilog Testbench
شبیه سازی not gate با زبان برنامه نویسی verilog در نرم افزار modelsim.
جلسه دوم طراحی سیستم های دیحیتال با زبان verilog
How To Program an FPGA With Xilinx ISE Webpack In Verilog or VHDL
دوره 100 پروژه کاربردی ( verilog ) وریلاگ - پروژه اول شیفت رجیستر LFSR و VHDL
جلسه اول دوره verilog for beginners
جلسه دوم دوره verilog for beginners
جلسه سوم verilog for beginners
جلسه ۲۶: مثال طراحی: توصیف کامل دو نسخه DCT با Verilog ، سنتز با Quartus Prime
آموزش طراحی دیجیتال با وریلوگ Verilog
جلسه ۲۲: روش های شبیه سازی و توسعه ی پیشرفته ی Testbench در Verilog
جلسه ۱۹: مدارهای ترتیبی در Verilog: شمارنده Gray، بلوک LFSR و MISR، بافر و FIFO
جلسه ۱۸: مدارهای ترتیبی، رجیستر، Shift Register، و شمارنده (Counter) در Verilog
جلسه ۱۷: توصیف مدارهای ترتیبی (Sequential) دیجیتال در Verilog
جلسه ۱۵: مدارهای ترکیبی: توصیف رفتاری در Verilog (Behavioral) با Always Block
جلسه ۱۴: مدارهای ترکیبی در Verilog، توصیف با Assign و Always Block
